期待のネット新技術
MarvellのSilicon Photonics～光源の外部配置や「2.5D」構造など独自のアプローチも
Silicon Opticsの現状（4）
2025年7月1日 06:00
前々回と前回ではBroadcomのロードマップを紹介したが、そのBroadcomの競合というべきか、同じようにNetwork製品を中心にラインアップを揃え、かつ高速なSwitchも提供しており、加えて設計サービスを提供しているのが、Marvellである。
AI向け含むプロセッサーーの設計・製造に関する総合的な能力を持つメーカー
次の図01、図02は今年5月末における同社のCorporate Overviewからの抜粋である。
図01では、先端プロセスを利用しての製造を行うために必要な設計能力（いわゆるLSIの物理設計能力）に加え、システム全体の設計能力（いわゆるLSIの論理設計能力）とそのシステムを利用するために必要なソフトウェアの開発、利用可能なアクセラレータのIPの提供や高速信号を含むMixed Signalのハンドリング、基本的なIPブロックの提供などを行っているほか、そのLSIを設計するにあたり、複数のダイから構成される、いわゆるチップレット構造の設計やCPO（Co-Packaged Optics）、パッケージ内のメモリ（主にHBM：High Bandwidth Memory）の統合と、昨今のAIプロセッサーなどに利用される先端ソリューションまで提供できる、ということが示されている。
もちろんこれは設計サービスのみならず、自社製品の設計と製造にも生かされている。図02に示されるるように、さまざまなプロセッサーだけでなく、同社のEthernet Switchやそこから一段細かくDSPやDriver/TIA、変わったところではPCI ExpressのReTimer（配線長の限界を超えて接続したい場合に利用する一種のリピータ：Ethernetで言えばL3以上のSwitchに相当する）なども、こうした技術を利用している格好だ。
数十km以上の長距離通信を想定し、光源を外部に置く対応
さて、話をSilicon Optics/Silicon Photonicsに絞っていく。同社もまずPluggable Transceiver Moduleに利用した。従来はDSPとDriver/TIA、それにTransmitterとDetectorといったかたちで個別のDiscrete部品を組み合わせる形でTransceiver Moduleが構成されていた（図03）わけだが、まずこのTransmitterとDetectorを、Silicon Photonicsで置き換えた（図04）。
Marvellの場合、ここでTransmitterを完全にはSilicon Photonicsにしなかったところがポイントである。同社はTransmit側は変調器のみをSilicon Photonicsにし、光源（Laser Source）は外部に置いている。
SR/DR、つまり到達距離500m以内の規格であればSilicon Photonicsを使ってLaser Diodeなどを構成することは可能だが、FR/LRとかCoherentなどで長距離を狙う規格の場合には、Silicon Photonicsで現状Laser Diodeなどを構成して十分な出力を得るのは難しい。
ところがLaser Sourceは外部に置き、Silicon PhotonicsのTransmitter側はこのLaser Sourceを変調して出力するだけであれば、構築は容易である。Marvellは長距離向けのPluggable Transceiver ModuleにSilicon Photonicsを導入するというのが方針なようで、第1世代のCOLORZ 100はSilicon Photonicsを未使用だが、第2世代以降はSilicon Photonicsを使用することを発表している（図05）。
この第1世代のCOLORZ 100、lectrical I/FことIEEE 802.3bmに対応しているが、SMFで最大80kmの到達距離を実現するDWDM PAM4のものである。そしてこれに続くCOLORZ 400/800はCoherent対応の規格である。
Coherentに関しては、以前こんなスライドをご紹介したが、400Gbpsだとおおむね10km以上がターゲットとなる。実際、COLORZ 400は400ZR/400ZR+、COLORZ 800は800ZR/800ZR+に対応したもので、このCOLORZ 800だと500km離れたData Centerを800Gbps、1200km離れたData Centerでも600Gbpsで接続可能とされている。こういう用途にはLaser Sourceは外付けにする方が適切なのは明白である。
ただそれでも、例えば1.6TbpsのPluggable Transceiver Moduleを構成することを考えると、8対のOptical Unitを1つのSilicon Photonicsと2対のCW Laserに置き換えができるので、より低価格化が図れるというのがMarvellの主張である（図06）。
Silicon Photonicsに舵を切っていく2024年時点のロードマップ
ただ、その先は？ というと、BroadcomばりのSilicon Photonics Engineを用意している（図07）。
例えばSwitch ASICの4辺にそれぞれこれを1個ずつ置けば128レーン、2個づつ置けば256レーンの光信号を、直接Switchから出せるというわけだ。
スライドを見ると、まるでTIAとDriver、それとModulator/Detectorが平面的に実装されているように見えるが（図08）、写真と区分けの図がまるで合ってないあたり、単に説明の都合で図を重ねただけで、実際の配置は3次元的になっているものと思われる（写真の中央にTSVと思われるBumpが見えることから、これはSilicon Opticsのダイを撮影したのではないかと考えられる）。
ちなみに、そんなMarvellの2024年におけるロードマップが図09だ。現時点ではまだPluggable Ethernet Moduleへの採用が始まった段階であり、SwitchへのCPOの実装とか、AIプロセッサーへの実装といった話は将来扱いになっている。
ちなみにこの「現時点」というのは2024年4月の時点の話であり、2025年の時点の話でいえば1月に先に紹介したCOLORZ 400の特定顧客向け出荷はスタートしている模様だ。またCPOソリューションに関しては、2025年1月にカスタムAIプロセッサ向けに用意が出来たことをアナウンスしている。
そんなわけで、Broadcomに比べるとCPOそのものの提供はちょっと遅めではあるのだが、やはりSilicon Photonicsを積極的に導入しており、またEthernetだけでなくSwitchあるいはAI Processor向けのソリューションも用意しようとしているのが分かる。
「2.5D」構造を利用してCPOを構築、量産準備も整いつつある
ところで、ここまでのスライドだとMarvellのCPOの構造がよく分からないのだが、MarvellのRadhakrishnan Nagarajan博士（SVP兼CTO）らによる"2.5D Heterogeneous Integration for Silicon Photonics Engines in Optical Transceivers"という論文を見ると、もう少しだけ構造が分かる。
論文ではまず2D/2.5D/3Dという3種類の構造を定義した上で（図10）、現状は2.5Dを利用してCPOを構築している事を説明している。ちなみに現状はIntelやBroadcomも含めて、CPOの中にDSPまで統合しているソリューションは存在しない。勿論XPUへのCPOの統合を行う場合には何らかのかたちでDSPを実装する必要が出てくる「かもしれない」が、Ethernet Switchの場合はSwitchの方にDSPが統合されているので、特に必要がない。
そして、現状ではEthernet用のDSPはかなりの発熱になるため、DSPの上にSilicon Opticsを搭載する場合、熱による影響を真剣に考慮する必要がある。現状では、そこまで高密度化を図るべき理由もないので、とりあえずは2.5D Integrationでいいという発想と思われる。
その2.5Dであるが、TIAをどこに置くのか？ という議論がある（図11）。Marvellの構造はTSMC同様に、OIC（Optical IC）の上にEIC（Electrical IC）を設置する方法を考慮している。ところが信号の流れとしては「電気信号⇔DSP⇔EIC⇔OIC⇔光信号」という順になるので、OICの上にEICが置かれるとちょっと都合が悪い。
案としては、EICとOICを別々に置いて間を配線でつなぐ（図11上段）か、EICをOCIの上に置くが、そのEICとDSPの間はジャンパ配線でつなぐ（図11中段）か、もしくはEICをOICの上に置いた上で、そのEICとHigh Speed DSPの上をTSV（シリコン貫通電極）でつなぐか、ということになる。
これに関してのMarvellの分析が図12で、TSVを使うのが一番挿入損失が少ないという結果である。このことそのものは不思議はないが、実はこのTSVの構築は結構コスト増の要因になるため、IntelやBroadcomはあえてEICの上にOICを構築するという方式を取っている。Marvellは性能優先にした格好でだ。
実際に、OICの上にEIC（FC TIAとかFC Driverとか）を実装した様子が図13である。これはMarvellに限らずほかのメーカーも同じだが、Silicon Photonicsで構成したModulator/Detectorはまだ結構な大きさであり、TIAなどの回路よりもはるかに大きい。その意味では、OCIの上にEICを置く方式の方が理に適っているという気はしなくもない。
実際に、この2.5DのCPO（OIC+EIC）にDSPやMicrocontrollerを組み合わせたパッケージが図14で、そのパッケージのテスト用の治具が図15だ。大きいといっても、パッケージの寸法は1cm角かその程度である。
以上から、CPOの大きさはせいぜいが4×6mm程度ではないかと思われる。論文ではさらに、200mm/300mmのウェハを利用しての製造テスト（図16）なども行われており、単純な研究レベルではなく、量産に向けての準備がかなり進んでいる事を伺わせる。
ちなみにこの論文は2023年6月付けであり、つまりほぼ2年前の状況であることや、先のプレスリリースをあわせて考えると、Broadcom同様にこちらも量産準備が整っていることを伺わせる。
